中国存储芯片制造商长鑫存储（CXMT）宣布，其第五代 DRAM 工艺技术（G5）已正式进入大规模量产阶段。
根据官方数据，G5 工艺将 DRAM 有源区的半间距缩小至 11.95nm。这一数值对应的有源区全间距为 23.9nm，虽然该维度大致处于其他先进 10nm 级 DRAM 技术的范围内，但需注意，这并不直接等同于传统的 DRAM 节点命名。此外，CXMT 指出，通过优化高介电常数金属栅极（HKMG）工艺，核心单元阵列的高度被降低至 6,762nm。
在存储电容方面，CXMT 对工艺流程进行了修改并引入了未公开的新材料，使存储电容的深宽比达到了约 45:1。尽管这一指标难以直接与竞争对手的技术进行横向对比，但参考 SK hynix 此前披露的信息，当 DRAM 关键尺寸低于 10nm 时，电容面积比率通常需要超过 100:1。45:1 的深宽比意味着 CXMT 能够在晶圆上容纳更多的存储阵列，从而提升单位面积的容量密度。不过，极高的深宽比也对蚀刻、沉积、机械稳定性以及最终的高良率制造提出了更高挑战。
首批采用 G5 工艺量产的产品为 24Gb LPDDR5X 芯片，目前已投入批量生产。相比 CXMT 前代同类产品，新芯片容量提升了 50%，并提供两种封装格式以适配不同的移动设备设计需求。据国内媒体报道，这款 24Gb LPDDR5X 产品已进入中国主流旗舰智能手机供应链。
关于“12nm”节点的界定与局限
对于此次技术突破，业界存在几点重要警示。首先，CXMT 提到的 11.95nm 指的是有源区半间距，而非传统意义上的制程节点，因此将其简称为“12nm 工艺”是一种大幅度的简化表述。
其次，仅凭物理尺寸并不能说明该技术在与美光（Micron）、三星（Samsung）和 SK hynix 最新 DRAM 工艺的竞争中具备同等地位。在商品化市场中，密度、电容缩放能力、晶体管特性、功耗表现，尤其是良率，才是决定竞争力的关键因素。
第三，CXMT 声称 G5 工艺带来的性能或密度提升至少比上一代 G4 高出 50%，但未提供具体实测数据，且该信息具有一定的滞后性。目前，该公司尚未披露具体的良率数据，因此无法评估生产率的实际提升幅度，更难以计算已知良好芯片（KGD）的质量或每位比特（bit-per-dollar）的实际制造成本。尽管如此，实现标称的 11.95nm 级别 DRAM 节点本身仍是一项显著的技术成就。
