先进封装技术已深度融入现代 CPU 与 GPU 的设计核心。目前，英特尔几乎所有高端客户端及数据中心处理器均依赖其嵌入式多模块互连桥（EMIB）和 Foveros 技术。随着这两项技术的持续演进，它们正从独立方案转向互补协同，成为构建未来大规模系统级封装（SiP）的关键基石。
尽管英特尔的先进封装历程可追溯至 2017 年的 Kaby Lake-G CPU 和 Stratix 10 FPGA，但当时该技术并未成为行业焦点。2020 年，在初期 10nm 工艺遭遇挑战后，英特尔明确将多 Chiplet 策略视为实现性能提升与功能扩展的高性价比路径，并发布了包含 EMIB（2.5D）和 Foveros（3D）技术的详细路线图。近年来，绝大多数英特尔客户端和数据中心 CPU 产品均已采用多 Chiplet 设计，并依托上述两项封装技术。
随着路线图的推进，EMIB 和 Foveros 不仅复杂度提升以满足高性能需求，同时也通过优化成本结构覆盖了更广泛的产品线。两者不再孤立存在，而是相互补充，并与英特尔即将推出的工艺节点相结合。其最终目标是利用 EMIB 和 Foveros Direct 3D 技术，构建具备 12 倍光罩尺寸的系统级封装。
EMIB 演进：从互连桥梁到电力枢纽
自 2017 年进入量产以来，EMIB 已从一种连接相邻芯片、替代昂贵硅中介层的简单方法，演变为支持复杂数据中心处理器的关键技术。
近十年来，EMIB 的基本理念未变：将微小的硅桥嵌入有机封装基板中，而非使用大型中介层。这一设计减少了材料消耗，允许其余部分采用传统布线并放宽凸块间距。早期 EMIB 的第一层互连（FLI）凸块间距为 55μm，随后降至 45μm。最新路线图显示，该间距将进一步缩小至约 36μm，最终达到 25μm，从而显著提升芯片边缘的连接密度。
除了缩小间距，英特尔还在增强桥梁本身的功能性。EMIB-M 引入了金属-绝缘体-金属（MIM）电容器，以改善电源传输并抑制电压波动；EMIB-T 则在此基础上增加了穿透硅通孔（TSV），使电流能够垂直穿过桥梁，而非绕行长路径。这对于千瓦级 SiP 和 HBM4 内存子系统至关重要，能有效解决高电流密度下的功率完整性问题。
| 第一代 EMIB | 第二代 EMIB | EMIB-M | EMIB-T | 下一代 EMIB | 玻璃基板 EMIB-T | |
| 凸块间距 | 55 µm | 45 µm | 45–36 µm | 45–36 µm | 25 µm | <25 µm |
| 桥梁数量 | 6 | 12 | >20 | >38 | ? | ? |
| 互连密度 | 330 mm² | 494 mm² | 494 → 772 mm² | 494 → 772 mm² | 1600 mm² | 1600 mm² |
| 芯片间功耗 | 0.5 pJ/bit | 0.3 – 0.5 pJ/bit | 0.25 pJ/bit | 0.25 pJ/bit | ? | ? |
| TSV | - | - | - | + | + | + |
| Die Complex | 2X 光罩 | 4X 光罩 | 8X 光罩 | 12X 光罩 | ? | 面板级 |
| HBM 堆栈数 | 4 | 8 | 12 | 24 | ? | ? |
| 电容器 | - | - | MIM | MIM | MIM (?) | MIM (?) |
| 基板材料 | 有机 | 有机 | 有机 | 有机 | 有机 | 玻璃 |
| 封装尺寸 (mm) | 50 × 50 | 80 × 80 | 120 × 120 | 120 × 180 | ? | 240×240 (?) |
| 年份 | 2017–2023 | 2023 | 2024–2026 | 2028 | ? | 2030+ |
随着 SiP 物理尺寸的增大，EMIB 也在同步扩展规模。更细的 FLI 间距提升了互连密度，EMIB-M 解决了如 Xeon 6 'Granite Rapids' 等大型处理器的功率完整性问题，而 EMIB-T 则简化了功率路由并降低了噪声。当 UCIe 接口速度提升至 32 GT/s 及以上时，这些改进将变得尤为关键。英特尔计划在本十年内，从 80×80 mm 封装上的 4X 光罩 SiP，过渡到 120×120 mm 封装上的 8X 光罩，并最终实现 120×180 mm 封装上的 12X 光罩 SiP。
长期来看，英特尔计划将更精细的 EMIB 技术与玻璃核心基板结合。相比有机材料，玻璃具有更好的稳定性和更低的翘曲度，这对超大封装至关重要。这可能成为 EMIB 最大的技术突破之一，同时在性能和尺寸上带来显著改进。
英特尔表示，EMIB-T 将于 2027 年实现大规模生产，其良率和可靠性正在达标。若进展顺利，EMIB 将从单纯的中介层替代品，转变为英特尔代工业务构建大规模 AI 系统的关键技术。
“客户对 EMIB-T 的兴趣依然浓厚，该技术提供了当前主流产品无法实现的先进 AI 解决方案功能。”英特尔首席执行官 Lip-Bu Tan 在 2026 年 8 月的财报电话会议上指出，“我们拥有越来越多的 EMIB-T 积压订单，良率和可靠性正达到目标，我们专注于提升产量和质量，以支持 2027 年客户的量产需求。”
英特尔正在多个维度扩展 EMIB：更细的互连距离、更多的桥梁数量、更大的基板面积、更密集的功率传输以及更快的内存接口。同时，英特尔将 EMIB 定位为一种高性价比的先进封装技术，通过在有机基板上使用局部桥接来实现逻辑与 HBM 的连接，区别于台积电 CoWoS-S 所使用的大型硅中介层。针对需要大型刚性中介层或灵活有机重分布层的应用，英特尔推出了 Foveros-S、Foveros-R 和 Foveros-B，分别对应台积电的 CoWoS-S、CoWoS-R 和 CoWoS-L。
Foveros 2.5D：多元化的封装家族
英特尔的 Foveros 技术已从 2019 年随 Lakefield 处理器亮相的原始晶圆上芯片方案，发展为一个涵盖 2.5D 和 3D 集成的庞大技术家族，旨在满足从成本敏感型客户端处理器到大型 HPC/AI 系统的多样化需求。
最初的 Foveros 采用基于 22FFL 工艺的有源硅基底芯片，通过 TSV 和面对面键合连接至有源芯片。Lakefield 和 Ponte Vecchio 使用了有源基底及 36 µm 微凸点间距；而 Meteor Lake、Arrow Lake 和 Panther Lake 则改用被动基底，同样保持 36 µm 间距。2025 年中发布的最新 Foveros 2.5D 路线图引入了 -S、-R 和 -B 变体，目标是将间距缩小至 25 µm 以下，凸点密度从每平方毫米 772 个提升至 1,600 个，并将芯片间互连功耗降至 0.15 pJ/bit。
| Foveros-S | Foveros-R | Foveros-B | |
| 凸点间距 | 36µm → 25µm → <25µm | 36µm → 25µm → <25µm | 36µm → 25µm → <25µm |
| 混合键合 | - | - | - |
| 局部桥梁 | - | - | Yes |
| 凸点密度 | 772→ 1600/mm^2 | 772→ 1600/mm^2 | 772→ 1600/mm^2 |
| 芯片间功耗 | 0.15 pJ/bit | 0.15 pJ/bit | 0.15 pJ/bit |
| TSV | - | - | ? |
| Die Complex | 4X 光罩 | RDL 限制 | 桥梁限制 |
| HBM 堆栈 | 8 (?) | 取决于中介层大小 | 取决于中介层大小 |
| 电容器 | - | ? | |
| 基板 | 有机 | 有机 | 有机 |
| 封装尺寸 (mm) | ? | ? | ? |
| 年份 | 2019 | 2027 | ? |
目前最先进且经过量产验证的 Foveros 2.5D 技术是 Foveros-S。该技术将多个 Chiplet 放置在硅中介层上，目前支持最大四倍光罩尺寸的封装，略低于台积电 CoWoS-S 支持的 5.5 倍光罩。由于 Foveros-S 本质上是 2019 年原始 Foveros 的演进版，英特尔称其自 2019 年起已进入量产阶段。未来，Foveros-S 将在更大封装尺寸、更高互连密度及更低功耗方面继续进化。
Foveros-R 完全移除了硅中介层，转而使用扇出型重分布层（RDL）技术，以平衡成本与互连密度。英特尔表示，该方案可使用多达三层重分布层，并通过 UCIe 标准实现来自不同源的 Chiplet 异构集成。与其他 Foveros 2.5D 成员一样，它目前使用 36 µm 微凸点间距，但设计支持低于 25 µm 的间距，凸点密度可达 1,600/mm²，芯片间功耗为 0.15 pJ/bit。Foveros-R 预计于 2027 年准备好量产。
Foveros-B 面向更大、更复杂的 AI/HPC 设计。它不依赖完整的硅中介层，而是结合 RDL 与局部有源或无源硅桥梁，仅在需要高密度连接处提供互连。这为英特尔提供了介于纯 RDL 方案和大型硅中介层之间的中间选项，直接对标台积电的 CoWoS-R。
虽然英特尔未明确指出 Foveros-B 使用 EMIB 桥梁，但鉴于相似的微凸点间距及未来使用有源局部桥梁的计划，其桥梁结构很可能类似于 EMIB-M 和 EMIB-T。如果 Foveros-B 确实采用 EMIB 桥梁，未来的设计可能整合缓存分离、集成电压调节器（IVRs）或 MIM 电容器。目前，Foveros-B 的设计规格包括支持小于 25 µm 的间距、高达 1,600/mm² 的凸点密度以及 0.15 pJ/bit 的芯片间功耗，但其具体商用生产时间尚未披露。
凭借 EMIB 和 Foveros 2.5D 组合，英特尔能够覆盖广泛的应用场景。此外，英特尔还通过 Foveros 3D 和 EMIB 3.5D 技术实现 Chiplet 的垂直堆叠，进一步扩展封装能力。
Foveros Direct 3D：铜互连取代凸块
与传统的封装堆叠不同，高密度 3D 堆叠将独立的 Die 转化为紧密耦合的单一大芯片的一部分，从而增加带宽、降低延迟、减少互连功耗并缩小占用空间。其制造挑战在于如何在维持良率、供电完整性和信号完整性的同时，建立数千个极细的连接，并有效移除堆叠内部芯片产生的热量。
