SK海力士推出H-TPU微核架构，旨在优化SSD控制器能效与性能
SK海力士近日披露了一项针对固态硬盘（SSD）控制器的新架构计划，核心在于引入名为“Hynix Transaction Processing Unit”（H-TPU）的自定义微型CPU核心。该设计旨在减少对传统高功耗Arm CPU核心的依赖，通过专用硬件处理重复性I/O任务，以应对随着PCIe带宽代际翻倍而日益严峻的控制负载挑战。
H-TPU技术规格与工作原理
据SK海力士系统芯片（SoC）设计副总裁Koo In-jae在ISOCC 2026国际SoC设计会议上的演讲《从SSD控制器到AI内存SoC》中介绍，现有的通用CPU核心在功率和面积上已接近极限，难以跟上每一代翻倍的PCIe带宽需求。为此，SK海力士开发了H-TPU，这是一种小型、可编程且专用的处理单元，不应与人工智能加速器混淆。
H-TPU采用四阶段顺序流水线架构，专门用于处理读写命令、元数据管理及缓冲区控制等常规重复性工作。相比之下，错误恢复、异常处理及存储策略管理等复杂任务仍由传统的Arm CPU负责。这种分工模式使得H-TPU仅消耗通用CPU核心约2.5%的功率，占用面积约为4%。未处于活跃状态的H-TPU核心可进入最低功率模式，从而进一步降低整体能耗。
根据韩国ZDNet的报道，SK海力士将超过100项详细的存储控制功能分解为“数十个小型TPU集群”。每个H-TPU专注于特定任务，总数量超过100个。尽管目前尚未公开每个集群的具体核心数量，但该架构旨在通过并行处理提升吞吐量。
行业背景与竞品对比
随着PCIe速度提升，增加核心数量已成为行业普遍趋势。例如，Marvell的PCIe 6.0 Bravera SC6控制器使用了12个Cortex-R82核心（分为两个六核集群），外加3个Cortex-M7核心和一个安全的Cortex-M3核心；而其前代产品Bravera SC5则配备了10个Cortex-R8/Cortex-M7核心及一个Cortex-M3核心。SK海力士的H-TPU方案提供了一种不同于单纯堆叠通用核心的替代路径。
这种“主CPU+协处理器”的分工并非全新概念。Phison的CoX处理器结合Cortex-R5核心与硬化宏，已在E18 SSD控制器中使用两个低时钟Cortex-R5核心辅助三个主核心；在企业级产品X1中，更是采用了两个Cortex-R5核心配合多达32个微核心，每个微核心处理一至两项任务。SK海力士的H-TPU将此理念扩展至更大规模。
专利支撑与硬件自动化演进
多项SK海力士专利证实了该架构的可行性。美国专利11,675,537（最早于2020年11月在韩国申请）描述了一种由CPU运行控制平面、众多小型处理器组成I/O平面的架构。这些小型处理器按任务分为四组，依次处理主机数据摄入、缓存、映射及NVM操作，最终到达NAND。该专利指出，单个小核心规模约为20万个逻辑门，仅为CPU核心（约700万个逻辑门）的2.9%，且支持固件运行，具备比固定硬件电路更高的适应性。
此外，SK海力士正推进“硬件自动化”（Hardware Automation, HWA）作为下一步演进方向。通过将命令处理、地址查找和缓冲拷贝迁移至专用电路，确保I/O完成时间的可预测性，这对高IOPS企业级SSD至关重要。相关专利如US 12,216,914（基于2022年韩国首次申请）描述了“写入自动化电路”，主张无智能控制的任务可由硬件层处理，而垃圾收集等复杂工作保留给固件。
应用场景：面向AI推理与高带宽闪存
H-TPU不仅计划应用于下一代企业级SSD控制器，还将服务于SK海力士与英伟达合作的“Storage Next”项目以及高带宽闪存（HBF）技术。
- Storage Next：该项目目标是将NAND访问粒度细化至512字节或更小，突破传统较大操作块的限制。
- HBF（High Bandwidth Flash）：针对AI推理场景，HBF堆栈中的NAND需达到接近高带宽内存（HBM）的带宽水平，但容量更大（每堆高达512GB，对比HBM4的64GB）。在AI推理中，读请求与写请求的比例约为300,000:1。HBF SoC将利用AI编译器和运行时预分析的数据流，进行优化的缓冲管理和预取，以隐藏NAND的高延迟。由于HBF对尺寸极为敏感，传统的多核Arm设计可能不再适用，H-TPU的小巧特性在此场景下具有优势。
展望与挑战
目前，H-TPU尚未在实际的企业SSD控制器产品中得到验证，具体商用日期也未公布。然而，面对PCIe 7.0和8.0承诺的速度提升（预计2028年最终批准），简单的通用核心扩展已不足以维持最佳性能。SK海力士通过H-TPU及后续的硬件自动化路径，试图在功耗、面积和性能之间寻找新的平衡点，以适应AI服务器对存储子系统日益增长的需求。
