AI 辅助芯片设计：Cognichip ACI 平台将开发周期从数月压缩至数天
在人工智能技术蓬勃发展的背景下，AI 辅助工作流成为半导体工程领域的研究热点。初创公司 Cognichip 于 9 月推出了名为“人工芯片智能”（Artificial Chip Intelligence, ACI）的专有 AI 模型，旨在通过自动化劳动密集型任务来加速芯片设计流程。据该公司介绍，ACI 部署了行业内规模最大的训练数据集，深度整合了半导体物理与芯片设计原则。
作为 Cognichip 的可部署企业级平台，ACI 将专业模型与代理工作流程、项目内存及 AI 推理计算基础设施相结合。其核心逻辑被描述为一个“自我学习飞轮”，能够持续演进设计环境，将规格说明、寄存器传输级（RTL）代码和验证结果紧密结合，以构建符合功耗、性能和面积（PPA）目标的设计方案。
Cognichip 首席产品官 Stelios Diamantidis 在接受 Toms Hardware Premium 采访时透露：“我们的数据集中已包含超过 1000 万个训练样本，这些样本既包括我们直接设计的成果，也包括通过合成技术生成的数据。”他表示，公司不仅发明了用于半导体设计的合成训练样本新方法，还针对这些数据特征开发了全新的模型架构。
自动化前端设计与自我验证机制
ACI 平台具备分析规格、探索微架构选项、生成 RTL、验证设计、识别并修复功能问题以及优化 PPA 的能力。此外，该系统还能集成现有的 IP 模块，甚至支持 FPGA 实现。原则上，ACI 让工程师得以专注于产品需求和架构决策，而由系统承担大部分逻辑实现和验证工作。
Diamantidis 解释道：“从构建规范、生成 RTL、估算 PPA、执行优化到运行验证，ACI 能够评估多种架构替代方案。我们的目标不是让设计师沦为验证引擎，而是让系统具备自我验证能力，从而释放设计师的创造力。”
得益于自我学习飞轮的运作模式，工程师可以重新审视之前的架构决策并修改设计，无需从头开始整个开发过程。由于 ACI 内部对齐了架构、微架构和 RTL 等所有抽象层级，微架构层面的变更会自动反映在 RTL 中，反之亦然。
目前，Cognichip 已与 Renesas 和 SiTime 等客户开展了 40 多个合作项目，涵盖微控制器、加密引擎、网络处理器、RISC-V CPU 及 AI 加速器等多种芯片类型。为展示 ACI 的实际效能，Cognichip 引用了一家未具名领先无晶圆厂公司的评估案例：客户提供了一份 55 页的微架构规范，ACI 据此探索架构选项、从零生成 RTL、集成中间件组件，并生成了 SystemVerilog 测试台进行模拟。系统成功识别并纠正错误，最终实现了超过 90% 的 UVM 覆盖率。整个过程仅耗时 10 天，只需一名工程师参与；相比之下，传统方法需要一个完整的前端设计团队耗时约 20 周才能完成同等工作。
不过，该案例存在几个关键限制条件：首先，客户提供了详尽的微架构规范；其次，Cognichip 未披露设计的具体复杂度，难以量化实际工作量；最后，这一加速比仅适用于前端工程阶段，不包括物理实现、流片、制造及后端验证等环节。
基于物理可见性的 PPA 预测
需要明确的是，ACI 并不执行物理实现任务。地板规划、布局布线、时钟树综合、物理验证及签核等工作仍需依赖 Cadence、Synopsys 和 Siemens EDA 等传统电子设计自动化（EDA）工具。“今天我们不涉及实体实施，布局布线是在我们的系统之外完成的，”Diamantidis 表示。
这种区分至关重要，因为符合 PPA 估算目标的架构在物理实现后可能无法达成预期指标。例如，一个预计以 1GHz 频率运行且功耗为 15W 的设计，在考虑互连延迟、时钟分布、缓冲需求及拥塞等物理效应后，可能在 800MHz 下功耗高达 20W。这种差异往往迫使工程师修改 RTL 甚至基础架构元素，进而引发新一轮的验证和物理实现迭代，耗时可达数周或数月。
“这个循环在时间上非常昂贵，因为它跨越了设计边界，且涉及运行时间较长的工具，”Diamantidis 指出。Cognichip 声称，ACI 通过在实施前预测架构决策的物理后果，能够有效减少这些昂贵的迭代。该公司利用内部开发和特征化的半导体设计数据训练模型，使 ACI 能够在前端设计阶段估算 PPA 特征并识别潜在的架构权衡。
“我们已经训练了具有完全物理堆栈可见性理解的模型，以便在前端设计阶段预测 PPA，从而在进入物理实施之前识别这些权衡，”Diamantidis 说道。例如，ACI 可以建议将两个独立的 FIFO 合并为一个更复杂的单一 FIFO，以牺牲少量性能为代价降低功耗。该平台不仅能估算此类变化的直接 PPA 影响，还能实时告知设计师这些改动对下游寄生参数和路由拥塞的潜在影响。
ACI 的核心设计理念是在 RTL 交付给物理设计工程师之前解决潜在的架构问题，而非等待实施结果后再进行修改。“我们的期望是，设计师不再因为未达标或遇到拥塞问题而被迫‘再做一次’，”Diamantidis 强调。
关于预测准确性，Cognichip 声称其模型在预测某些 PPA 特征时，与传统 EDA 工具在布局前阶段获得的结果相比，误差率约为 10%。该公司使用 1200 个开源设计进行评估，并将结果与 Anthropic 的 Claude Opus 和 Google 的 Gemini 等通用 AI 模型对比。数据显示，通用模型的误差率在 50% 至 100% 之间，而 Cognichip 的专用模型将误差控制在 10% 左右。“在预测延迟方面，通用模型表现不佳，但我们将其降低到了 10% 的范围内，毕竟我们在处理 RTL 时并没有太多的实体信息，”Diamantidis 补充道。
然而，这一精度指的是布局前的物理实施预测，而非布局后的最终签核结果。实际路由引入的互连和电源传输寄生参数可能会改变时序和功耗特性。因此，10% 的预测误差并不意味着经过物理实施和签核后的设计一定能完全实现估算的 PPA 目标。此外，Cognichip 尚未披露 ACI 支持的特定制造工艺节点及其在不同节点间的预测准确性变化。
Diamantidis 解释说，部分架构决策独立于制造工艺，而另一些则高度依赖于目标工艺节点。“可以将芯片开发看作一棵树，树顶端的决策更接近微架构，不真正取决于代工厂；但随着向下推进，决策会因 TSMC 不同节点而异。我们试图思考整棵树，并为设计师提供大量反馈，尤其是在非节点模式下。”
复杂 SoC 集成与第三方 IP 处理
对于包含数百万逻辑门的子系统，ACI 能够进行处理。但在将多个子系统组合成复杂的 SoC 时，互连延迟、时钟分布、共享内存带宽、电源传输和地板规划会引入额外约束。一个作为独立子系统达到帕累托最优 PPA 特征的架构，集成到更大芯片后可能不再是最优解。Cognichip 表示，ACI 可以通过对准和优化单个块与全局 SoC 及子系统约束来处理这些系统级交互。
ACI 并未提出全新的 SoC 开发方法论，而是自动化了传统前端工作流程的大部分环节。它支持平面和层次化优化，能够从顶层驱动设计约束的分区和传播到单个块，并在集成时将约束重新聚合。“ACI 不要求使用平面设计方法，它可以自上而下地推进层次设计，确保限制被分解成组件，然后在集成块时重新聚合，”Diamantidis 解释称。
尽管 Cognichip 强调单个分区的复杂性而非尺寸决定了 ACI 的处理效率，但 ACI 在实际操作中如何有效协调架构决策并优化整个复杂 SoC 的 PPA 仍有待观察。毕竟，帕累托最优的 CPU 核心、内存控制器和互连并不一定能构成帕累托最优的 SoC，因为它们之间的相互作用引入了额外的时序、带宽、功耗和物理限制。
针对物理实现反馈回路的问题，Cognichip 表示 ACI 的主要重点是通过预测潜在问题来防止前端和后端团队之间昂贵的迭代，而非事后解决这些问题。“我们仍然非常专注于可以在前端做什么来防止这些情况，而不是解决它们，”Diamantidis 说。如果物理实现显示出需要修改 RTL 或微架构的问题，工程师可以将相关反馈返回给 ACI，平台可据此调整设计。但 ACI 无法解决需要对物理实现本身（如时钟树综合或布局布线）进行修改的问题。
在现代 SoC 设计中，开发者通常无法访问第三方许可 IP 的内部 RTL。对此，Cognichip 澄清 ACI 不需要检查专有 RTL 即可集成现有 IP 模块。IP 提供商提供的接口规范（包括引脚连接、信号及其特性）足以让 ACI 执行必要的集成逻辑。“大多数人希望获取第三方许可 IP 并优化其集成，我们自己不会摄取 IP 的内部结构，也不会尝试基于任何与 IP 相关的数据进行训练，”Diamantidis 强调。
在安全性方面，ACI Enterprise 在防火墙保护的数据中心内保护客户 IP，防止其进入第三方 AI 训练管道。平台提供客户控制的敏感信息访问权限、多租户隔离以及通过 SOC 2 Type II 审计的安全控制。但这些保护措施不能取代第三方 IP 提供商施加的许可限制。
行业影响与局限性
Cognichip 的 ACI 技术有望通过自动化架构探索、RTL 开发、验证和 PPA 优化等劳动密集型任务，显著提高芯片开发生产力。其与主要芯片设计商的基准测试表明，潜在收益巨大，尽管具体项目的复杂度仍未公开。这种能力对于缺乏工程资源和广泛 IP 组合的半导体初创公司及新进入者尤为宝贵，有助于降低定制硅开发的门槛和时间成本。
然而，Cognichip 尚未展示 ACI 自主开发完整、经过物理验证的芯片的能力，更不用说复杂的 CPU 或 GPU。由于不进行物理实现，其消除昂贵反馈回路的预期完全依赖于 PPA 预测的准确性。此外，ACI 如何在常见的功耗、性能和面积约束下，有效优化结合了大量专有和第三方 IP 块的复杂 SoC，仍有待市场检验。对于前沿芯片开发商而言，该技术价值不仅取决于生成已验证 RTL 的速度，更取决于其预测结果与物理实施结果的吻合程度，以及在整个开发周期中能消除多少工程工作量。
